Verilog vhdl trabalhos

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    4,396 verilog vhdl trabalhos encontrados, preços em EUR
    Elevador duplo Encerrado left

    I need a Verilog code simulating two 7-storey elevators, where the elevator that will arrive will be the closest to the floor it was called. I can give more information about the project privately. Preciso que seja feito um código Verilog simulando dois elevadores de 7 andares, onde o elevador que chegará será o mais próximo do andar que o mesmo foi chamado. Posso dar mais informações do projeto de forma privada.

    €49 (Avg Bid)
    €49 Média
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    Olá Nilson E., eu vi seu perfil e gostaria de lhe oferecer meu projeto, preciso que seja feito um código Verilog simulando dois elevadores de 7 andares, onde o elevador que chegará será o mais próximo do andar que o mesmo foi chamado. Posso dar mais informações do projeto de forma privada.

    €31 (Avg Bid)
    €31 Média
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    Olá Nilson E., eu vi seu perfil e gostaria que você me ajudasse, preciso que seja feito um código em VHDL simulando dois elevadores de 5 andares, onde o elevador que chegará será o mais próximo do andar que o mesmo foi chamado. Posso dar mais informações do projeto de forma privada, mas é basicamente isso.

    €32 (Avg Bid)
    €32 Média
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    Preciso que seja feito um código no quartus prime II em VHDL simulando dois elevadores de 7 andares, onde o elevador que chegará será o mais próximo do andar que o mesmo foi chamado. Posso dar mais informações do projeto de forma privada, mas é basicamente isso. Deve conter waveform.

    €33 (Avg Bid)
    €33 Média
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    Criar um processador em verilog, contendo as especificações citadas no pdf.

    €175 (Avg Bid)
    €175 Média
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    O freelancer deverá conhecer as linguagens = C / vhdl / verilog e já ter trabalhado com FPGA / ASIC Portar e otimizar um código que já tenho pronto em "c" para vhdl ou verilog esse código gera uma string de 14 / 15 dígitos, será usado uma placa fpga xillinx spartan 6 ( a empresa xillinx disponibiliza todo o ambiente necessário ). converter a string em Sha256 usando placa asic depois de convertido em sha256 compara com um sha256 informado no inicio do processo, se igual finaliza, se não reinicia o processo. Deverá ser usado a Raspberry Pi 3 para termos uma interface ( teclado e monitor ) para inserir o código inicial

    €202 (Avg Bid)
    €202 Média
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    Implementar um jogo em verilog ou vhdl em vga

    €77 (Avg Bid)
    €77 Média
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    Jogo VGA em Verilog para FPGA

    €85 (Avg Bid)
    €85 Média
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    VHDL/verilog Encerrado left

    Segue trabalho em anexo

    €81 (Avg Bid)
    €81 Média
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    Verilog e FPGA Encerrado left

    Implementar um JOGO mais simples possível com apenas os leds na linguagem verilog ou vhdl... Pode ser o jogo de decorar as cores dos leds que piscam, ou campo minado com leds, qualquer jogo simples (sem gráficos VGA.. projeto super simples na linguagem verilog).

    €18 (Avg Bid)
    €18 Média
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    Preciso de um projeto em Verilog que gerencie o consumo de água de uma residencia.

    €280 (Avg Bid)
    €280 Média
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    Veriog Tomasulo Encerrado left

    Neste projeto você irá utilizar Verilog para implementar o algoritmo Tomasulo de despacho simples como descrito no livro texto (Seções 3.4 e 3.5). Descrição No algoritmo Tomasulo a execução das instruções é dividida em 3 estágios: despacho, execução e write back. Esses três estágios acessam componentes críticos de hardware: o CDB, as estações de reserva (nas quais ocorrem as renomeações) e as unidades funcionais. Você deverá implementar: (1) as estações de reserva, (2) os estágios do algoritmo, (3) as unidades funcionais de multiplicação/divisão e soma/subtração, (4...

    €430 (Avg Bid)
    €430 Média
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    Preciso fazer um hardware com FPGA Altera ou Spartan da Xilinix programado em VHDL. Ele precisa receber e enviar pacotes UDP de um computador através da porta Ethernet. Eu já tenho o software que faz o envio dos pacotes UDP, hoje eu uso um hardware com FPGA Spartan III, pronto comprado da China. O hardware e o software que roda no computador são usados para controlar LEDs que utilizem drives LPD6803, WS2801, etc. O software envia os dados (frames) através de pacote UDP para o hardware (FPGA) que recebe, armazena em buffer de memoria RAM do FPGA e então envia estes dados para os LEDs através de uma porta SPI que deve ser implementada dentro do FPGA. Monitorando e capturando os pacotes UDP que o computador envia para o FPGA fica f&aa...

    €1852 (Avg Bid)
    €1852 Média
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    ...provenientes das chaves devem ser concatenados com 24 ‘0’s para formar uma palavra de 32 bits. Os sinais de controle m1, m2, m3, wPC, wMem, wRI devem ser associados às chaves de entrada. Um arquivo comprimido com todos os módulos VHDL do MIPS multiciclo é disponibilizado no Moodle. O código MIPS a ser carregado na memória está contido no arquivo mem.mif. Para exibição dos dados nos mostradores, utilizar os acionadores de display de 7 segmentos feito na primeira aula de laboratório. Simular o circuito no ModelSim e prototipá-lo na placa DE2-70. Escrever um testbench VHDL para simulação no ModelSim realizando as seguintes tarefas: • ler o conteúdo das inst...

    €86 (Avg Bid)
    €86 Média
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    Preciso de código em VHDL e respectivos ficheiros de testbench para um relógio digital. No LCD deve de aparecer: Linha 1: HH:MM:SS Linha 2: Relógio PNL Horas (HH) de 00 a 23 Com possibilidade de acerto Placa com frequência de relógio de 50Mhz Placa onde irá funcionar Xilinx/ Diligent Sparten-3E Preciso do código e ficheiros de testbench até 9 de fevereiro de 2014

    €276 (Avg Bid)
    €276 Média
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    Consider the sequential circuit implementing serial addition built with two shift registers, a 1-bit full adder and a D flip-flop (Figure 6.5 in Morris Mano & Michael Ciletti, Digital Design). Design and implement in Verilog a 4-bit version of this circuit. Use the behavioral implementation and make the following changes/additions: 1. Create a logic diagram of the circuit. Use Figure 6.5 and update it using the structure of the behavioral model (add a 2x1 multiplexer and parallel inputs to the shift registers). 2. Cleate a logic diagram of the shift register with parallel load as implemented in module shiftreg (block level multiplexers and D-flip-flops). 2. Implement modules shiftreg and serial_adder at gate-level using gate-level D-flip-flops and 2x1 multiplexers

    €86 (Avg Bid)
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    €22 Média
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    We need to port to native c++ a KDA algo that is blake2s and verify that works (so that create nounce from work) and then port this to HSL verilog (xilinx) The code can be taken from CryptoPP or from this link: Taken from this library: Once the code is verified in C we need to test to see if we can generate nounce and confirmation and if possible optimize it

    €165 (Avg Bid)
    €165 Média
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    Assalam o alaikum !!! I am looking for fresh electrical engineers with specializations in all domains of electrical engineering including: 1) Electrical Power 2) Electronics 3) Telecommunication 4) Computer architecture 5) Embedded systems I am looking for experts in following domains: • VHDL/Verilog, LabVIEW/Multisim/PSPICE • Microcontroller like Arduino, Raspberry Pi, FPGA, AVR, PIC and STM32. • Matlab/SIMULINK, Network Simulator NS2/NS3 • PLCs / SCADA • PCB Designing-Proteus, Eagle. • IOT Technologies like Ethernet, GSM GPRS. • HTTP Restful APIs connection for IOT Communications.

    €336 (Avg Bid)
    €336 Média
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    Need help for VHDL Encerrado left

    Hello, Everyone I am looking for VHDL expert for vhdl register without using process. Will discuss more details with expert only. Thanks

    €126 (Avg Bid)
    €126 Média
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    We need to make a library for Asic and testing Verilog code into it

    €538 (Avg Bid)
    €538 Média
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    I need the test bench working with modelsim to validate the module has been written in vhdl. The test bench needs to check the working stage of module.

    €15 / hr (Avg Bid)
    €15 / hr Média
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    Would like someone who can code in verilog-A for TFET within limited time

    €106 (Avg Bid)
    €106 Média
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    Looking for help on an adder project in verilog

    €22 (Avg Bid)
    €22 Média
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    Hi, I am looking to optimize my current system verilog code. Please let me know if you have experience implementing optimization techniques in System Verilog.

    €22 (Avg Bid)
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    Hello, you've sent me a message earlier about a project in Xilinx and VHDL, are you still available?

    €61 (Avg Bid)
    €61 Média
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    Modul de inmultire, folosind sumator si registrii de deplasare

    €108 (Avg Bid)
    €108 Média
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    Verilog Project Encerrado left

    I have a project about implementing a Datapath and a Controller FSM for Fibonacci Series Calculator on Quartus and Modelsim.

    €25 (Avg Bid)
    €25 Média
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    Need someone to Recheck my Verilog Code for PipelineDesign

    €84 (Avg Bid)
    €84 Média
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    I am looking to hire someone to go through the vitter algorithm of the dynamic huffman coding and implement the encoder(compulsory) and decoder(optional) . I am willing to explain you the details of the algorithm in depth once we connect . there are several articles that I have referred to but the wikipedia description is pretty accurate so I provide the link here. There is a visual representation of the same algorithm in the other links and some accompanying text explaining. You are required to go through the vitter algorithm and implement the same. Links : 1) 2)

    €122 (Avg Bid)
    €122 Média
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    €81 Média
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    I have written the code for a simle SPI Master in verilog and also included a testbench. I want you to: 1) Add a Clock Divider to it, so that the output SPI frequecy is 1MHz 2) There are 3 SPI commands: (1) one write command, (2) multiple write command, (3) one read command. Modify the SPI master Verilog code to implement these 3 commands. Ideally, I want to specify (i) write or read, (ii) number of bytes if write command, (iii) address, (iv) data, then the code will automatically generate the correct checksum and dummy bytes. Would appreciate if the work could be finished as soon as possible. Thanks!

    €8 (Avg Bid)
    €8 Média
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    2 interface accessing the arbiter through clock crossing using a config register. More details will be shared later.

    €21 (Avg Bid)
    €21 Média
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    Need to code in ARMv7 and VHDL. Questions would be tough

    €90 (Avg Bid)
    €90 Média
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    Need help with VHDL Encerrado left

    Need help to code for a hamming coder. Please let me know if you can do it.

    €18 / hr (Avg Bid)
    €18 / hr Média
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    i have a code for tfet using verilog-a,i need to get a circuit from verilog-a in cadence virtuoso and design digital circuit,half adder and ring oscilator

    €18 (Avg Bid)
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    Design, simulate and verify a synchronous digital system that detects and recognizes your student ID as password that can be used to generate an output signal. The student ID is entered to the system sequentially and synchronized to the master clock for proper operation of the system. The system is expected to generate an output logic High for 3 clock cycles if the ID sequence is detected correctly. The system will then return to the wait state, where it waits for a new sequence to be entered by user. Use any of the student ID from the group members in this design. You are free to add any additional features to your system as deemed appropriate.

    €4 / hr (Avg Bid)
    €4 / hr Média
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    I need someone expert in python and Verilog/VHDL

    €140 (Avg Bid)
    €140 Média
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    hi i want to create one image processing code for attached images . final image has different. This small dot can be any where in this white line . can you do this? code should have to find this dot in blue red ,yellow etc apart from can use only Verilog or VHDL here please send your price for this and time . Then we can start.

    €610 (Avg Bid)
    €610 Média
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    I need help -- 2 Encerrado left

    Hi, I need help with, Single cycle data-path design of CPU with assembly code in Verilog.

    €7 - €21
    €7 - €21
    0 ofertas
    Need VHDL Expert Encerrado left

    Need a VHDL Expert designing processors

    €92 (Avg Bid)
    €92 Média
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    Need an expert in VHDL with Microprogrammed control unit and hardwired control unit design for a 1 bit processor

    €83 (Avg Bid)
    €83 Média
    8 ofertas

    Message me for more info about the project.

    €117 (Avg Bid)
    €117 Média
    18 ofertas

    Need to implement neural network testing on verilog. Need verilog coding. Training and testing done in matlab. And then testing part again done in verilog. And then compare the computational time of matlab and verilog

    €60 (Avg Bid)
    €60 Média
    1 ofertas

    I need help to Define a transmitter module in Verilog using VHDL. I will provide more details in chat.

    €72 (Avg Bid)
    €72 Média
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    Lattice_CPLD_verilog Encerrado left

    Need help with Lattice CPLD Verilog design - - simple power sequencing, GPIO registers control, I2C, RS232

    €2816 (Avg Bid)
    €2816 Média
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    Design an 8 bit microprocessor in VHDL with two execution stages: fetch and execute. There are two shared buses, one for address and one for data. Both the buses are connected to an external memory. There is a pdf attached which provides a more information and the expected structure of the microprocessor. Any other questions please ask in chat.

    €125 (Avg Bid)
    €125 Média
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    Digital designs, circuits and designs. i need help with some questions

    €18 (Avg Bid)
    €18 Média
    5 ofertas

    These are just 3 simple questions needed to be completed on the topic of sequential circuits in Verilog. I have to submit this in 2 hours, so if you can do it quickly please accept this offer it is very simple.

    €13 (Avg Bid)
    €13 Média
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    Control DC motor by pulse frequency modulation (PFM) IN VHDL . I want code and testbench for Dc motor pwm by vhdl and using fpga Model of fpga kit ( DE10-Lite) End of the project I need a report

    €37 (Avg Bid)
    €37 Média
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